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Raymond Su

工艺节点不断缩小，IC设计人员面临在更低故障电压下实现更小线迹和更薄的栅氧化层等挑战。另外，多模P/G(电源和地)络的使用需要在芯片管芯中包含ESD保护电路。而ESD引发的芯片故障的成本是非常显著的，无论是因为ESD保护不足导致良率低下还是因为过多保护导致的浪费。

现今的ESD验证需要在版图和设计规则等检查的工程指导下手动执行。但是这些都不能确保ESD路径的综合阻抗和电流密度低于阈值，所以它们都不能在流片之前彻底识别在ESD事件过程中出现故障的潜在器件或线路。同样，在封装和全芯片签收过程考虑放电路径显得同样的重要。

EDA厂商Apache日前宣布推出首款ESD物理完整性方案－PathFinder，以解决纳米设计不断增加的可靠性挑战。Apache CEO兼主席杨天圣(Andrew Yang)博士表示，半导体芯片多年来一直饱受ESD影响，而随着IC设计复杂度增加与数字、模拟信号的高度集成以及对手持设备元器件的直接访问等需求，ESD对芯片的影响正变得愈加严重。

I/O、模拟和混合信号设计的电路分析对于ESD版图和设计优化来说具有挑战性。当前市面还未有晶体管级别的动态方案能高效地仿真诸如钳位单元的恢复特性、P/G和底层络以及封内在结构其实很有章法装寄生效应等大规模宏。ESD充/放电同样是全芯片验证的挑战之其他地块均位于远郊新城区域一。另外，自定义I/O和模拟宏单元的ESD钳位单元设计和优化要求类似SPICE时域仿真的精度。而Apache为静态ESD验证列举了1亿种实例，覆盖诸如人体放电模型(HBM)、机器放电模型(MM)和器件放电模型(CDM)的全芯片分析。PathFinder同样可识别诸如I/O、PLL和SERDES等晶体管级表。PathFinder被合并到Apache专有的eSIM仿真器中。eSIM能以晶体管级模型进行ESD瞬变分析，在恢复器件中处理负阻等。而PathFinder在仿真过程中检测所有晶体管的结电压以识别基于ESD事件的潜在故障源，此外还提供基于版图仿真结果的GUI环境，以方便实行调试、隔离电路和处理ESD事件导致的版图问题。

因此，PathFinder的主要技术亮点包括可本地处理动态时域仿真(SPICE-like Simulation)钳位单元的快速恢复特性，可用于大规模电源/地RLC，底层RC络和封装寄生效应的内嵌式提取和处理，以及基于版图的全芯片ESD事件分析。换言之，基于专利建模、提取和仿真技术的PathFinder旨在通过在版图或电路图中的可视化路径检测、提供相应的ESD准则以及电路表验证等多种方法，为设计人员在初期原型、电路优化和全芯片签收阶段识别设计当中易受损坏的区域，以改善用户产品的良率和最小化冗余设计。

杨天圣强调，Apache产品目前已被全球前20大无晶圆厂IC公司中的19家所采用。凭借领先的功率完整性和噪音封闭技术，Apache在EDA业界独树一帜，2009年Apache在EDA业界衰减10%情况下，依然录得22%的增长。杨天圣乐观估计该公司会在今年继续保持20%以上的增长率。而专注ESD完整性的PathFinder也扬长避短，免使Apache与其他EDA巨头正面交锋，杨天圣因此声称在全芯片ESD分析领域目前并未有竞争产品出现，尽管业界出现过基于表结构和几何图案(geometry pattern)的ESD准则检测方案，但Apache的方案是基于仿真和电气分析的。